多路并行延迟锁相式射频DAC设计

固体电子学研究与进展页数： 6 2015-10-25

摘要：提出了一种适用于2GS/s以上速率射频DAC设计的结构——多路并行延迟锁相式DAC,并基于该结构实现了一款14位2.5GS/s高性能DAC。测试结果显示:积分非线性误差INL为±0.5LSB,微分非线性误差DNL为±0.4LSB;2.5GS/s转换速率条件下,输出100 MHz正弦波时SFDR为67.08dBc,IMD达到93.08dBc,输出550 MHz正弦波时,SFDR为56.42dBc。（共6页）

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